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| 課程編號 | P107109 |
|---|---|
| 課程分類 | IC設計 |
| 課程名稱(中) | 【工四館415室】SystemVerilog for Design and Verification（含實作） |
| 授課教師 | 黃俊銘 |
| 課程程度 | 基礎 |
| 先修科目或先備能力 | |
| 課程大綱 | 1.Review of Verilog HDL 2.SystemVerilog Design Features 3.Design and Verification Building Blocks 4.Lexical Conventions 5.Data Types 6. Aggregate Data Types 7. Processes 8. Assignment Statements 9. Operators and Expressions 10. Procedural Programming Statements 11. Tasks and Functions 12. SystemVerilog Verification Features 13. OOP and Classes 14. Constrained Random Generation 15. Interprocess Synchronization and Communication 16. Assertions 17. Functional Coverage |
| 課程目的 | 本課程內容以IEEE-1800 Standard for SystemVerilog為基礎，介紹SystemVerilog在數位電路設計及其驗證部份所提供之語法架構及應用，透過投影片大量範例講解以及實際上機實作，學員將可深入了解及掌握SystemVerilog的Classes、Scheduling Semantics、Constrained Random Generation、Assertion-based Verification、Synchronization以及Functional Coverage等重要主題。 |
| 開課日期 | 2018-09-05 |
| 結束日期 | 2018-10-03 |
| 出席時數 | 每週三 |
| 上課時段 | Pm18:30~21:30 |
| 課程總時數 | 15小時 |
| 上課地點 | 交通大學工程四館415電腦教室 |
| 實作地點 | 交通大學工程四館415電腦教室 |
| 下載報名表 | P107109 SystemVerilog for Design and Verification（含實作） 若無法線上報名, 請下載報名表寄至nctuee@nctu.edu.tw |
| 學費 |
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| 線上報名開始時間 | 2018-03-20 |
| 線上報名結束時間 | 2018-09-05 |
| 線上報名人數限制 | 30人 |
| 建立者 | 林明霓 |
| 最後修改時間 | 2018-09-06 09:19:36 |
